En résumé Intel montre des recherches pour compacter plus de puissance de calcul dans leurs puces au-delà de 2025.
L'un des moyens par lesquels Intel intègre davantage de puissance de calcul dans les puces en empilant des « tiles » ou des « shiplets » en trois dimensions plutôt que de créer des puces en une seule pièce en deux dimensions. Intel a montré un travail qui pourrait permettre 10 fois plus de connexions entre les tiles empilées, ce qui signifie que des tiles plus complexes peuvent être empilées les unes sur les autres.
Intel pense que la technologie entraînera une augmentation de 30 à 50 % du nombre de transistors.
"En empilant les appareils directement les uns sur les autres, nous économisons clairement de l'espace", a déclaré à Reuters Paul Fischer, directeur et ingénieur principal principal du groupe de recherche sur les composants d'Intel. « Nous réduisons les longueurs d'interconnexion et économisons réellement de l'énergie, ce qui rend cela non seulement plus rentable, mais également plus performant. »
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